开发过程中，逻辑代码设计完成后，为了验证代码逻辑的正确性，优先使用逻辑(modesim)做验证。仿真验证通过后进行板级验证时，使用逻辑分析仪做多元化的分析和验证逻辑是不是正确。FPGA两大主流

  本篇总结和分享在Xilinx编译工具Vivado环境下，使用内嵌的逻辑分析仪(ILA)的4种方法：

  本文以LED每0.5s间隔亮灭工程为例，观测 led[0]信号以及led_cnt[24:0]时钟计数信号 ，演示ILA使用的4种方法和相关的注意事项。

  本示例中led[0]、led_cnt[24:0]信号位宽分别为1、25bit，具体配置如下所示；配置完成后，点击“OK”；在弹出的界面点击“Generate”完成IP核的配置和生成。

  在Verilog代码中对刚生成的ILA核进行实例化，在具体代码添加例化代码，如下所示：

  综合、实现、生成bit后写到FPGA芯片便可观测到信号(此处不做演示)。

  在Vivado中，除了使用HDL语言去描述设计，还能够最终靠Block Design图形化连接的方式来进行设计。7系列的软核MicroBlaze、带硬核的SOC芯片(ZYNQ、MPSOC等)的设计都是通过Block和HDL相结合来描述设计。本文仍以纯FPGA方式来说明在Block Design中使用ILA核(纯FPGA开发不建议)。ILA使用操作如下：

  创建/打开Block Design，在Diagram界面，点击“+”按钮，搜索ILA，然后双击该IP核进行配置。

  参数配置的方式与上一小节一致，这里不作赘述。不同之处是在Block Design中使用ILA核，ILA核的实例化HDL代码会自动生成到Block Design文件中。

  综合、实现、生成bit后写到FPGA芯片便可观测到信号(此处不做演示)。

  带MicroBlaze软核/ARM硬核的FPGA的复杂设计中，模块接口的信号观测ILA使用该方法；模块内部信号的观测ILA使用上一小节的方式；两者可结合使用。

  对工程执行综合，综合完成后，找到要观测的信号的Nets，右键选择“Mark Debug”；

  要观测信号的Nets选择并设置完成后，点击“Set Up Debug”；按照下面步骤配置Debug ILA参数；

  综合、实现、生成bit后写到FPGA芯片便可观测到信号(此处不做演示)。

  特别说明：mark_debug仅可以对Nets类型做相关操作，不能对Cells操作；

  vivado设计IDE提供了一些属性供开发者使用，本篇推文主要是描述MARK_DEBUG属性约束的使用和需要注意的几点。详细可参考UG912文档的内容。使用MARK_DEBUG的条件如下：

  vivado提供了包括Verilog、VHDL、XDC三种语法。三种语法如下所示：

  在led[0]、led_cnt[24:0]信号的顶端声明处进行约束，省略代码如下：

  执行综合操作，综合完成后，打开综合设计，然后点击“Set Up Debug”；

  * Debug ILA配置完成后，保存SYNTHESIZED DESIGN后会在约束文件(.xdc)中生成ILA的配置约束，如下图所示：

  综合、实现、生成bit后写到FPGA芯片便可观测到信号(此处不做演示)。

  MARK_DEBUG约束标记会阻止Vivado对该信号以及下级信号的优化。因此，在逻辑验证完成后，要删除Mark_DEBUG约束标记或者将其失能。

  上面总结和分享了4种Vivado下使用ILA的方法。杰克更推荐使用前面两种实例化的方法去使用ILA IP核。对于 纯FPGA HDL开发 ，配置生成ILA核并在HDL代码中实例化使用便可；对于带软核/硬核的FPGA开发 ，在Block模块外部接口信号通过添加ILA核，Block模块内部信号则在HDL代码中实例化ILA核，两者结合使用。

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